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2018-01-24 16:28:00 +00:00
Fitter report for Chronometre
Wed Jan 24 17:22:04 2018
Quartus II Version 9.0 Build 235 06/17/2009 Service Pack 2 SJ Web Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Fitter Device Options
6. Input Pins
7. Output Pins
8. All Package Pins
9. Control Signals
10. Global & Other Fast Signals
11. Carry Chains
12. Non-Global High Fan-Out Signals
13. Peripheral Signals
14. LAB
15. Local Routing Interconnect
16. LAB External Interconnect
17. Row Interconnect
18. LAB Column Interconnect
19. LAB Column Interconnect
20. Fitter Resource Usage Summary
21. Fitter Resource Utilization by Entity
22. Delay Chain Summary
23. Pin-Out File
24. Fitter Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2009 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
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Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
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applicable agreement for further details.
+----------------------------------------------------------------------+
; Fitter Summary ;
+-----------------------+----------------------------------------------+
; Fitter Status ; Successful - Wed Jan 24 17:22:04 2018 ;
; Quartus II Version ; 9.0 Build 235 06/17/2009 SP 2 SJ Web Edition ;
; Revision Name ; Chronometre ;
; Top-level Entity Name ; CHRONO ;
; Family ; FLEX10K ;
; Device ; EPF10K70RC240-4 ;
; Timing Models ; Final ;
; Total logic elements ; 70 / 3,744 ( 2 % ) ;
; Total pins ; 22 / 189 ( 12 % ) ;
; Total memory bits ; 0 / 18,432 ( 0 % ) ;
+-----------------------+----------------------------------------------+
+------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+------------------------------------------------------------+--------------------+--------------------+
; Option ; Setting ; Default Value ;
+------------------------------------------------------------+--------------------+--------------------+
; Device ; EPF10K70RC240-4 ; ;
; Use smart compilation ; On ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Logic Cell Insertion - Individual Logic Cells ; On ; On ;
; Logic Cell Insertion - I/Os Fed By Carry or Cascade Chains ; On ; On ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Auto Global Clock ; On ; On ;
; Auto Global Output Enable ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
+------------------------------------------------------------+--------------------+--------------------+
Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation ;
+----------------------------+--------+
; Processors ; Number ;
+----------------------------+--------+
; Number detected on machine ; 2 ;
; Maximum allowed ; 1 ;
+----------------------------+--------+
+-------------------------------------------------------------------------+
; Fitter Device Options ;
+----------------------------------------------+--------------------------+
; Option ; Setting ;
+----------------------------------------------+--------------------------+
; Enable user-supplied start-up clock (CLKUSR) ; Off ;
; Enable device-wide reset (DEV_CLRn) ; Off ;
; Enable device-wide output enable (DEV_OE) ; Off ;
; Enable INIT_DONE output ; Off ;
; Configuration scheme ; Passive Serial ;
; nWS, nRS, nCS, CS ; Unreserved ;
; RDYnBUSY ; Unreserved ;
; Data[7..1] ; Unreserved ;
; Reserve all unused pins ; As output driving ground ;
; Base pin-out file on sameframe device ; Off ;
+----------------------------------------------+--------------------------+
+--------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; Fan-Out ; Global ; I/O Register ; Use Local Routing Input ; Power Up High ; Single-Pin CE ; I/O Standard ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
; BP1 ; 28 ; D ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; BP2 ; 29 ; D ; -- ; 1 ; no ; no ; no ; no ; no ; TTL ;
; H ; 91 ; -- ; -- ; 3 ; yes ; no ; no ; no ; no ; TTL ;
+------+-------+-----+------+---------+--------+--------------+-------------------------+---------------+---------------+--------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+--------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; Name ; Pin # ; Row ; Col. ; I/O Register ; Use Local Routing Output ; Power Up High ; Slow Slew Rate ; Single-Pin OE ; Single-Pin CE ; Open Drain ; TRI Primitive ; I/O Standard ;
+--------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
; A ; 6 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; Count ; 48 ; H ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; Reset ; 53 ; I ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; B ; 7 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; C ; 8 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; D ; 9 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; E ; 11 ; A ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; F ; 12 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; G ; 13 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; a1 ; 17 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; b1 ; 18 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; c1 ; 19 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; e1 ; 21 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; f1 ; 23 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; g1 ; 24 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; d1 ; 20 ; C ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; BP1out ; 45 ; G ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; pointSeconde ; 25 ; D ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
; pointDixieme ; 14 ; B ; -- ; no ; no ; no ; no ; no ; no ; no ; no ; TTL ;
+--------------+-------+-----+------+--------------+--------------------------+---------------+----------------+---------------+---------------+------------+---------------+--------------+
+-------------------------------------+
; All Package Pins ;
+-------+--------------+--------------+
; Pin # ; Usage ; I/O Standard ;
+-------+--------------+--------------+
; 1 ; #TCK ; ;
; 2 ; ^CONF_DONE ; ;
; 3 ; ^nCEO ; ;
; 4 ; #TDO ; ;
; 5 ; VCC_INT ; ;
; 6 ; A ; TTL ;
; 7 ; B ; TTL ;
; 8 ; C ; TTL ;
; 9 ; D ; TTL ;
; 10 ; GND_INT ; ;
; 11 ; E ; TTL ;
; 12 ; F ; TTL ;
; 13 ; G ; TTL ;
; 14 ; pointDixieme ; TTL ;
; 15 ; GND* ; ;
; 16 ; VCC_INT ; ;
; 17 ; a1 ; TTL ;
; 18 ; b1 ; TTL ;
; 19 ; c1 ; TTL ;
; 20 ; d1 ; TTL ;
; 21 ; e1 ; TTL ;
; 22 ; GND_INT ; ;
; 23 ; f1 ; TTL ;
; 24 ; g1 ; TTL ;
; 25 ; pointSeconde ; TTL ;
; 26 ; GND* ; ;
; 27 ; VCC_INT ; ;
; 28 ; BP1 ; TTL ;
; 29 ; BP2 ; TTL ;
; 30 ; GND* ; ;
; 31 ; GND* ; ;
; 32 ; GND_INT ; ;
; 33 ; GND* ; ;
; 34 ; GND* ; ;
; 35 ; GND* ; ;
; 36 ; GND* ; ;
; 37 ; VCC_INT ; ;
; 38 ; GND* ; ;
; 39 ; GND* ; ;
; 40 ; GND* ; ;
; 41 ; GND* ; ;
; 42 ; GND_INT ; ;
; 43 ; GND* ; ;
; 44 ; GND* ; ;
; 45 ; BP1out ; TTL ;
; 46 ; GND* ; ;
; 47 ; VCC_INT ; ;
; 48 ; Count ; TTL ;
; 49 ; GND* ; ;
; 50 ; GND* ; ;
; 51 ; GND* ; ;
; 52 ; GND_INT ; ;
; 53 ; Reset ; TTL ;
; 54 ; GND* ; ;
; 55 ; GND* ; ;
; 56 ; GND* ; ;
; 57 ; VCC_INT ; ;
; 58 ; #TMS ; ;
; 59 ; #TRST ; ;
; 60 ; ^nSTATUS ; ;
; 61 ; GND* ; ;
; 62 ; GND* ; ;
; 63 ; GND* ; ;
; 64 ; GND* ; ;
; 65 ; GND* ; ;
; 66 ; GND* ; ;
; 67 ; GND* ; ;
; 68 ; GND* ; ;
; 69 ; GND_INT ; ;
; 70 ; GND* ; ;
; 71 ; GND* ; ;
; 72 ; GND* ; ;
; 73 ; GND* ; ;
; 74 ; GND* ; ;
; 75 ; GND* ; ;
; 76 ; GND* ; ;
; 77 ; VCC_INT ; ;
; 78 ; GND* ; ;
; 79 ; GND* ; ;
; 80 ; GND* ; ;
; 81 ; GND* ; ;
; 82 ; GND* ; ;
; 83 ; GND* ; ;
; 84 ; GND* ; ;
; 85 ; GND_INT ; ;
; 86 ; GND* ; ;
; 87 ; GND* ; ;
; 88 ; GND* ; ;
; 89 ; VCC_INT ; ;
; 90 ; GND+ ; ;
; 91 ; H ; TTL ;
; 92 ; GND+ ; ;
; 93 ; GND_INT ; ;
; 94 ; GND* ; ;
; 95 ; GND* ; ;
; 96 ; VCC_INT ; ;
; 97 ; GND* ; ;
; 98 ; GND* ; ;
; 99 ; GND* ; ;
; 100 ; GND* ; ;
; 101 ; GND* ; ;
; 102 ; GND* ; ;
; 103 ; GND* ; ;
; 104 ; GND_INT ; ;
; 105 ; GND* ; ;
; 106 ; GND* ; ;
; 107 ; GND* ; ;
; 108 ; GND* ; ;
; 109 ; GND* ; ;
; 110 ; GND* ; ;
; 111 ; GND* ; ;
; 112 ; VCC_INT ; ;
; 113 ; GND* ; ;
; 114 ; GND* ; ;
; 115 ; GND* ; ;
; 116 ; GND* ; ;
; 117 ; GND* ; ;
; 118 ; GND* ; ;
; 119 ; GND* ; ;
; 120 ; GND* ; ;
; 121 ; ^nCONFIG ; ;
; 122 ; VCC_INT ; ;
; 123 ; ^MSEL1 ; ;
; 124 ; ^MSEL0 ; ;
; 125 ; GND_INT ; ;
; 126 ; GND* ; ;
; 127 ; GND* ; ;
; 128 ; GND* ; ;
; 129 ; GND* ; ;
; 130 ; VCC_INT ; ;
; 131 ; GND* ; ;
; 132 ; GND* ; ;
; 133 ; GND* ; ;
; 134 ; GND* ; ;
; 135 ; GND_INT ; ;
; 136 ; GND* ; ;
; 137 ; GND* ; ;
; 138 ; GND* ; ;
; 139 ; GND* ; ;
; 140 ; VCC_INT ; ;
; 141 ; GND* ; ;
; 142 ; GND* ; ;
; 143 ; GND* ; ;
; 144 ; GND* ; ;
; 145 ; GND_INT ; ;
; 146 ; GND* ; ;
; 147 ; GND* ; ;
; 148 ; GND* ; ;
; 149 ; GND* ; ;
; 150 ; VCC_INT ; ;
; 151 ; GND* ; ;
; 152 ; GND* ; ;
; 153 ; GND* ; ;
; 154 ; GND* ; ;
; 155 ; GND_INT ; ;
; 156 ; GND* ; ;
; 157 ; GND* ; ;
; 158 ; GND* ; ;
; 159 ; GND* ; ;
; 160 ; VCC_INT ; ;
; 161 ; GND* ; ;
; 162 ; GND* ; ;
; 163 ; GND* ; ;
; 164 ; GND* ; ;
; 165 ; GND_INT ; ;
; 166 ; GND* ; ;
; 167 ; GND* ; ;
; 168 ; GND* ; ;
; 169 ; GND* ; ;
; 170 ; VCC_INT ; ;
; 171 ; GND* ; ;
; 172 ; GND* ; ;
; 173 ; GND* ; ;
; 174 ; GND* ; ;
; 175 ; GND* ; ;
; 176 ; GND_INT ; ;
; 177 ; #TDI ; ;
; 178 ; ^nCE ; ;
; 179 ; ^DCLK ; ;
; 180 ; ^DATA0 ; ;
; 181 ; GND* ; ;
; 182 ; GND* ; ;
; 183 ; GND* ; ;
; 184 ; GND* ; ;
; 185 ; GND* ; ;
; 186 ; GND* ; ;
; 187 ; GND* ; ;
; 188 ; GND* ; ;
; 189 ; VCC_INT ; ;
; 190 ; GND* ; ;
; 191 ; GND* ; ;
; 192 ; GND* ; ;
; 193 ; GND* ; ;
; 194 ; GND* ; ;
; 195 ; GND* ; ;
; 196 ; GND* ; ;
; 197 ; GND_INT ; ;
; 198 ; GND* ; ;
; 199 ; GND* ; ;
; 200 ; GND* ; ;
; 201 ; GND* ; ;
; 202 ; GND* ; ;
; 203 ; GND* ; ;
; 204 ; GND* ; ;
; 205 ; VCC_INT ; ;
; 206 ; GND* ; ;
; 207 ; GND* ; ;
; 208 ; GND* ; ;
; 209 ; GND* ; ;
; 210 ; GND+ ; ;
; 211 ; GND+ ; ;
; 212 ; GND+ ; ;
; 213 ; GND* ; ;
; 214 ; GND* ; ;
; 215 ; GND* ; ;
; 216 ; GND_INT ; ;
; 217 ; GND* ; ;
; 218 ; GND* ; ;
; 219 ; GND* ; ;
; 220 ; GND* ; ;
; 221 ; GND* ; ;
; 222 ; GND* ; ;
; 223 ; GND* ; ;
; 224 ; VCC_INT ; ;
; 225 ; GND* ; ;
; 226 ; GND* ; ;
; 227 ; GND* ; ;
; 228 ; GND* ; ;
; 229 ; GND* ; ;
; 230 ; GND* ; ;
; 231 ; GND* ; ;
; 232 ; GND_INT ; ;
; 233 ; GND* ; ;
; 234 ; GND* ; ;
; 235 ; GND* ; ;
; 236 ; GND* ; ;
; 237 ; GND* ; ;
; 238 ; GND* ; ;
; 239 ; GND* ; ;
; 240 ; GND* ; ;
+-------+--------------+--------------+
+---------------------------------------------------------------------------------------------------------------------+
; Control Signals ;
+-------------------------------------------------------------------+---------+---------+--------------+--------------+
; Name ; Pin # ; Fan-Out ; Usage ; Global Usage ;
+-------------------------------------------------------------------+---------+---------+--------------+--------------+
; H ; 91 ; 3 ; Clock ; Pin ;
; DiviseurDeFrequence:inst1|7456:inst7|5 ; LC1_H41 ; 18 ; Clock ; Non-global ;
; DiviseurDeFrequence:inst1|7456:inst7|3 ; LC3_H41 ; 3 ; Clock enable ; Non-global ;
; DiviseurDeFrequence:inst1|inst10 ; LC1_H27 ; 18 ; Clock ; Internal ;
; DiviseurDeFrequence:inst1|8count:inst4|f8count:sub|302~5_wirecell ; LC3_H27 ; 7 ; Sync. clear ; Non-global ;
+-------------------------------------------------------------------+---------+---------+--------------+--------------+
+---------------------------------------------------------------+
; Global & Other Fast Signals ;
+----------------------------------+---------+---------+--------+
; Name ; Pin # ; Fan-Out ; Global ;
+----------------------------------+---------+---------+--------+
; H ; 91 ; 3 ; yes ;
; DiviseurDeFrequence:inst1|inst10 ; LC1_H27 ; 18 ; yes ;
+----------------------------------+---------+---------+--------+
+---------------------------------------------+
; Carry Chains ;
+--------------------+------------------------+
; Carry Chain Length ; Number of Carry Chains ;
+--------------------+------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 9 ; 0 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 0 ;
; 13 ; 0 ;
; 14 ; 0 ;
; 15 ; 0 ;
; 16 ; 0 ;
; 17 ; 1 ;
+--------------------+------------------------+
+-----------------------------------------------------------------------------+
; Non-Global High Fan-Out Signals ;
+-------------------------------------------------------------------+---------+
; Name ; Fan-Out ;
+-------------------------------------------------------------------+---------+
; DiviseurDeFrequence:inst1|7456:inst7|5~0 ; 18 ;
; CheminDeDonnees:inst|74168:inst2|3~0 ; 12 ;
; DiviseurDeFrequence:inst1|8count:inst4|f8count:sub|302~8 ; 11 ;
; CheminDeDonnees:inst|74168:inst1|49~0 ; 11 ;
; BoutonPoussoir2:inst15|inst3~0 ; 11 ;
; CheminDeDonnees:inst|74168:inst1|3~0 ; 11 ;
; sequenceur2:inst17|inst3~0 ; 10 ;
; CheminDeDonnees:inst|74168:inst1|15~0 ; 10 ;
; CheminDeDonnees:inst|74168:inst2|15~0 ; 10 ;
; CheminDeDonnees:inst|74168:inst1|29~0 ; 9 ;
; BoutonPoussoir2:inst15|inst~1 ; 9 ;
; CheminDeDonnees:inst|74168:inst2|29~0 ; 9 ;
; CheminDeDonnees:inst|74168:inst8|3~0 ; 8 ;
; BoutonPoussoir2:inst15|inst5~1 ; 8 ;
; CheminDeDonnees:inst|74168:inst2|49~0 ; 8 ;
; DiviseurDeFrequence:inst1|8count:inst4|f8count:sub|302~5_wirecell ; 7 ;
; CheminDeDonnees:inst|74168:inst1|77~1 ; 5 ;
; CheminDeDonnees:inst|74168:inst8|49~0 ; 5 ;
; CheminDeDonnees:inst|74168:inst8|15~0 ; 3 ;
; CheminDeDonnees:inst|74168:inst1|77~2 ; 3 ;
; DiviseurDeFrequence:inst1|7456:inst7|3~0 ; 3 ;
; CheminDeDonnees:inst|74168:inst8|29~0 ; 2 ;
; CheminDeDonnees:inst|74168:inst8|50~4 ; 2 ;
; CheminDeDonnees:inst|74168:inst8|77~0 ; 2 ;
; CheminDeDonnees:inst|74168:inst2|50~4 ; 2 ;
; CheminDeDonnees:inst|74168:inst1|50~4 ; 2 ;
; DiviseurDeFrequence:inst1|7456:inst7|4~1 ; 2 ;
; BoutonPoussoir2:inst16|inst~1 ; 2 ;
; BP2 ; 1 ;
; DiviseurDeFrequence:inst1|8count:inst4|f8count:sub|248 ; 1 ;
; CheminDeDonnees:inst|7446:inst4|99~1 ; 1 ;
; CheminDeDonnees:inst|74168:inst2|27~2 ; 1 ;
; CheminDeDonnees:inst|74168:inst2|11~2 ; 1 ;
; DiviseurDeFrequence:inst1|8count:inst4|f8count:sub|302 ; 1 ;
; CheminDeDonnees:inst|7446:inst4|96~1 ; 1 ;
; DiviseurDeFrequence:inst1|8count:inst4|f8count:sub|247 ; 1 ;
; CheminDeDonnees:inst|7446:inst7|102~0 ; 1 ;
; CheminDeDonnees:inst|7446:inst4|98~0 ; 1 ;
; CheminDeDonnees:inst|7446:inst7|101~1 ; 1 ;
; DiviseurDeFrequence:inst1|8count:inst|f8count:sub|247 ; 1 ;
; CheminDeDonnees:inst|7446:inst7|100~0 ; 1 ;
; CheminDeDonnees:inst|74168:inst1|27~2 ; 1 ;
; CheminDeDonnees:inst|7446:inst7|99~1 ; 1 ;
; DiviseurDeFrequence:inst1|8count:inst|f8count:sub|245 ; 1 ;
; DiviseurDeFrequence:inst1|8count:inst|f8count:sub|248 ; 1 ;
; CheminDeDonnees:inst|7446:inst7|98~0 ; 1 ;
; DiviseurDeFrequence:inst1|8count:inst|f8count:sub|249 ; 1 ;
; BoutonPoussoir2:inst15|inst3~1 ; 1 ;
; CheminDeDonnees:inst|74168:inst1|11~2 ; 1 ;
; CheminDeDonnees:inst|7446:inst4|102~0 ; 1 ;
+-------------------------------------------------------------------+---------+
+-------------------------------------------------------------------------------------------------------------+
; Peripheral Signals ;
+----------------------------------+---------+-------+-----------------+---------------------------+----------+
; Peripheral Signal ; Source ; Usage ; Dedicated Clock ; Peripheral Control Signal ; Polarity ;
+----------------------------------+---------+-------+-----------------+---------------------------+----------+
; DiviseurDeFrequence:inst1|inst10 ; LC1_H27 ; Clock ; no ; yes ; +ve ;
+----------------------------------+---------+-------+-----------------+---------------------------+----------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 453 ;
; 1 ; 3 ;
; 2 ; 1 ;
; 3 ; 2 ;
; 4 ; 0 ;
; 5 ; 3 ;
; 6 ; 1 ;
; 7 ; 2 ;
; 8 ; 3 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 457 ;
; 1 ; 3 ;
; 2 ; 3 ;
; 3 ; 1 ;
; 4 ; 0 ;
; 5 ; 2 ;
; 6 ; 1 ;
; 7 ; 1 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 454 ;
; 1 ; 2 ;
; 2 ; 3 ;
; 3 ; 1 ;
; 4 ; 3 ;
; 5 ; 1 ;
; 6 ; 2 ;
; 7 ; 1 ;
; 8 ; 1 ;
+----------------------------+----------------+
+------------------------------------------------------------------------------------------+
; Row Interconnect ;
+-------+---------------------+-----------------------------+------------------------------+
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+---------------------+-----------------------------+------------------------------+
; A ; 0 / 208 ( 0 % ) ; 0 / 104 ( 0 % ) ; 5 / 104 ( 5 % ) ;
; B ; 0 / 208 ( 0 % ) ; 0 / 104 ( 0 % ) ; 4 / 104 ( 4 % ) ;
; C ; 1 / 208 ( < 1 % ) ; 0 / 104 ( 0 % ) ; 5 / 104 ( 5 % ) ;
; D ; 2 / 208 ( < 1 % ) ; 0 / 104 ( 0 % ) ; 0 / 104 ( 0 % ) ;
; E ; 0 / 208 ( 0 % ) ; 0 / 104 ( 0 % ) ; 0 / 104 ( 0 % ) ;
; F ; 0 / 208 ( 0 % ) ; 0 / 104 ( 0 % ) ; 0 / 104 ( 0 % ) ;
; G ; 0 / 208 ( 0 % ) ; 0 / 104 ( 0 % ) ; 1 / 104 ( < 1 % ) ;
; H ; 1 / 208 ( < 1 % ) ; 0 / 104 ( 0 % ) ; 25 / 104 ( 24 % ) ;
; I ; 0 / 208 ( 0 % ) ; 0 / 104 ( 0 % ) ; 1 / 104 ( < 1 % ) ;
; Total ; 4 / 1872 ( < 1 % ) ; 0 / 936 ( 0 % ) ; 41 / 936 ( 4 % ) ;
+-------+---------------------+-----------------------------+------------------------------+
+----------------------------+
; LAB Column Interconnect ;
+-------+--------------------+
; Col. ; Interconnect Used ;
+-------+--------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; 25 ; 0 / 24 ( 0 % ) ;
; 26 ; 0 / 24 ( 0 % ) ;
; 27 ; 0 / 24 ( 0 % ) ;
; 28 ; 1 / 24 ( 4 % ) ;
; 29 ; 0 / 24 ( 0 % ) ;
; 30 ; 1 / 24 ( 4 % ) ;
; 31 ; 0 / 24 ( 0 % ) ;
; 32 ; 0 / 24 ( 0 % ) ;
; 33 ; 0 / 24 ( 0 % ) ;
; 34 ; 0 / 24 ( 0 % ) ;
; 35 ; 6 / 24 ( 25 % ) ;
; 36 ; 1 / 24 ( 4 % ) ;
; 37 ; 0 / 24 ( 0 % ) ;
; 38 ; 0 / 24 ( 0 % ) ;
; 39 ; 1 / 24 ( 4 % ) ;
; 40 ; 0 / 24 ( 0 % ) ;
; 41 ; 0 / 24 ( 0 % ) ;
; 42 ; 5 / 24 ( 21 % ) ;
; 43 ; 1 / 24 ( 4 % ) ;
; 44 ; 0 / 24 ( 0 % ) ;
; 45 ; 0 / 24 ( 0 % ) ;
; 46 ; 0 / 24 ( 0 % ) ;
; 47 ; 0 / 24 ( 0 % ) ;
; 48 ; 1 / 24 ( 4 % ) ;
; 49 ; 1 / 24 ( 4 % ) ;
; 50 ; 0 / 24 ( 0 % ) ;
; 51 ; 1 / 24 ( 4 % ) ;
; 52 ; 0 / 24 ( 0 % ) ;
; Total ; 19 / 1248 ( 2 % ) ;
+-------+--------------------+
+---------------------------+
; LAB Column Interconnect ;
+-------+-------------------+
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; Total ; 0 / 24 ( 0 % ) ;
+-------+-------------------+
+----------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+-----------------------------------+----------------------------------------+
; Resource ; Usage ;
+-----------------------------------+----------------------------------------+
; Total logic elements ; 70 / 3,744 ( 2 % ) ;
; Registers ; 37 / 3,744 ( < 1 % ) ;
; Logic elements in carry chains ; 17 ;
; User inserted logic elements ; 0 ;
; I/O pins ; 22 / 189 ( 12 % ) ;
; -- Clock pins ; 2 / 2 ( 100 % ) ;
; -- Dedicated input pins ; 2 / 4 ( 50 % ) ;
; Global signals ; 2 ;
; EABs ; 0 / 9 ( 0 % ) ;
; Total memory bits ; 0 / 18,432 ( 0 % ) ;
; Total RAM block bits ; 0 / 18,432 ( 0 % ) ;
; Maximum fan-out node ; DiviseurDeFrequence:inst1|inst10 ;
; Maximum fan-out ; 18 ;
; Highest non-global fan-out signal ; DiviseurDeFrequence:inst1|7456:inst7|5 ;
; Highest non-global fan-out ; 18 ;
; Total fan-out ; 259 ;
; Average fan-out ; 2.82 ;
+-----------------------------------+----------------------------------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+--------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
+--------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------+--------------+
; |CHRONO ; 70 (0) ; 37 ; 0 ; 22 ; 33 (0) ; 2 (0) ; 35 (0) ; 17 (0) ; 0 (0) ; |CHRONO ; work ;
; |BoutonPoussoir2:inst15| ; 4 (4) ; 2 ; 0 ; 0 ; 2 (2) ; 1 (1) ; 1 (1) ; 0 (0) ; 0 (0) ; |CHRONO|BoutonPoussoir2:inst15 ; work ;
; |BoutonPoussoir2:inst16| ; 2 (2) ; 2 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 1 (1) ; 0 (0) ; 0 (0) ; |CHRONO|BoutonPoussoir2:inst16 ; work ;
; |CheminDeDonnees:inst| ; 41 (0) ; 12 ; 0 ; 0 ; 29 (0) ; 0 (0) ; 12 (0) ; 0 (0) ; 0 (0) ; |CHRONO|CheminDeDonnees:inst ; work ;
; |74168:inst1| ; 10 (10) ; 4 ; 0 ; 0 ; 6 (6) ; 0 (0) ; 4 (4) ; 0 (0) ; 0 (0) ; |CHRONO|CheminDeDonnees:inst|74168:inst1 ; work ;
; |74168:inst2| ; 8 (8) ; 4 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 4 (4) ; 0 (0) ; 0 (0) ; |CHRONO|CheminDeDonnees:inst|74168:inst2 ; work ;
; |74168:inst8| ; 9 (9) ; 4 ; 0 ; 0 ; 5 (5) ; 0 (0) ; 4 (4) ; 0 (0) ; 0 (0) ; |CHRONO|CheminDeDonnees:inst|74168:inst8 ; work ;
; |7446:inst4| ; 7 (7) ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |CHRONO|CheminDeDonnees:inst|7446:inst4 ; work ;
; |7446:inst7| ; 7 (7) ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |CHRONO|CheminDeDonnees:inst|7446:inst7 ; work ;
; |DiviseurDeFrequence:inst1| ; 22 (1) ; 20 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 20 (1) ; 17 (0) ; 0 (0) ; |CHRONO|DiviseurDeFrequence:inst1 ; work ;
; |7456:inst7| ; 3 (3) ; 3 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 3 (3) ; 0 (0) ; 0 (0) ; |CHRONO|DiviseurDeFrequence:inst1|7456:inst7 ; work ;
; |8count:inst4| ; 10 (0) ; 8 ; 0 ; 0 ; 2 (0) ; 0 (0) ; 8 (0) ; 9 (0) ; 0 (0) ; |CHRONO|DiviseurDeFrequence:inst1|8count:inst4 ; work ;
; |f8count:sub| ; 10 (10) ; 8 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 8 (8) ; 9 (9) ; 0 (0) ; |CHRONO|DiviseurDeFrequence:inst1|8count:inst4|f8count:sub ; work ;
; |8count:inst| ; 8 (0) ; 8 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (0) ; 8 (0) ; 0 (0) ; |CHRONO|DiviseurDeFrequence:inst1|8count:inst ; work ;
; |f8count:sub| ; 8 (8) ; 8 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 8 (8) ; 8 (8) ; 0 (0) ; |CHRONO|DiviseurDeFrequence:inst1|8count:inst|f8count:sub ; work ;
; |sequenceur2:inst17| ; 1 (1) ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |CHRONO|sequenceur2:inst17 ; work ;
+--------------------------------+-------------+--------------+-------------+------+--------------+-------------------+------------------+-----------------+------------+------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
+---------------------------------------+
; Delay Chain Summary ;
+--------------+----------+-------------+
; Name ; Pin Type ; Pad to Core ;
+--------------+----------+-------------+
; BP1 ; Input ; OFF ;
; BP2 ; Input ; OFF ;
; H ; Input ; OFF ;
; A ; Output ; OFF ;
; Count ; Output ; OFF ;
; Reset ; Output ; OFF ;
; B ; Output ; OFF ;
; C ; Output ; OFF ;
; D ; Output ; OFF ;
; E ; Output ; OFF ;
; F ; Output ; OFF ;
; G ; Output ; OFF ;
; a1 ; Output ; OFF ;
; b1 ; Output ; OFF ;
; c1 ; Output ; OFF ;
; e1 ; Output ; OFF ;
; f1 ; Output ; OFF ;
; g1 ; Output ; OFF ;
; d1 ; Output ; OFF ;
; pointSeconde ; Output ; OFF ;
; pointDixieme ; Output ; OFF ;
; BP1out ; Output ; OFF ;
+--------------+----------+-------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/SLEA/Chronometre.pin.
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 9.0 Build 235 06/17/2009 Service Pack 2 SJ Web Edition
Info: Processing started: Wed Jan 24 17:22:00 2018
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off Chronometre -c Chronometre
Info: Selected device EPF10K70RC240-4 for design "Chronometre"
Warning: Feature SignalProbe is not available with your current license
Info: Fitter is using the Classic Timing Analyzer
Info: Timing requirements not specified -- optimizing circuit to achieve the following default global requirements
Info: Assuming a global fmax requirement of 1000 MHz
Info: Not setting a global tsu requirement
Info: Not setting a global tco requirement
Info: Not setting a global tpd requirement
Info: Inserted 1 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Wed Jan 24 2018 at 17:22:01
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time is 00:00:00
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time is 00:00:00
Info: Quartus II Fitter was successful. 0 errors, 1 warning
Info: Peak virtual memory: 194 megabytes
Info: Processing ended: Wed Jan 24 17:22:05 2018
Info: Elapsed time: 00:00:05
Info: Total CPU time (on all processors): 00:00:04
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